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自家算法的 DPLL 和数字界面 + FIFO + VCO 是这个升级模块的核心~~~
这个 De-jitter 板子非常有效，设计指标是 jitter < 15ps rms。比起CS841X系列的 200ps rms都动要好得多~~~
更重要的是，这个强大的 DPLL 利用独特的处理方式使得其对近端抖动的抑制做得非常好，环路滤波的转折频率在 1Hz，而且不存在模拟锁相环中锁定缓慢甚至失锁的问题。 下面第一个图是对比 CS8414 与我们的 DPLL 方案。 图中可以看到，CS8414对于偏离中心频率 13KHz 以下的 jitter 是没有抑制能力的。 这一段的 jitter= Jitter(CD) + Jitter(8414)。通常，偏离中心频率 13KHz 以上是非常容易得到低的噪声，而真正对声音有影响的确是偏离中心频率 10Hz--10KHz 这一段。8414对这一段的JITTER不单只没有抑制反而还加入了自己本身振荡器的相噪，难怪很多解码器会有种蒙和低频没有析力的情况！！！可以很不客气地说 8414 达不到 HI-FI 的要求。
对比上图，我们的 DPLL + VCO，对近端相噪的抑制非常有效！而且 15ps rms的抖动可以说是相当低的，只是841x 的 1/13 不到，是 ti 公司最优秀DAIR ic DIR1703的 1/5 ！
当然，从成本上讲，这个模块的架构会导致相当高的成本。。。 独家开发的数字界面重整841x出来的信号和时钟，合适容量的 FIFO 使得工作更稳定可靠！
用在我们的PCM63 五周年DAC上面
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用在AD1865 NOS DAC上
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